Реалізація алгоритму ldpc кодування за допомогою ПЛІС

Публікація:
Реалізація алгоритму ldpc кодування за допомогою ПЛІС

dc.contributor.author	Сергієнко, В. І.
dc.date.accessioned	2023-03-01T15:44:07Z
dc.date.available	2023-03-01T15:44:07Z
dc.date.issued	2019
dc.description.abstract	This work is devoted to usage of error-prof low density parity check codes and how algorithm of coding information can be optimized and implemented using FPGA. Because FPGA gives opportunity to parallelize computations and optimize algorithms, it can produce codding much more faster instead of using CPU. Also generator matrix for low density parity check codes can be generated so that can be stored in shift registers. It allows not to store full generator matrix but store only parts of it. To restore the rest of the matrix, it is only necessary to perform a cyclic shift operation.
dc.identifier.citation	Сергієнко В. І. Реалізація алгоритму ldpc кодування за допомогою ПЛІС / В. І. Сергієнко // Радіоелектроніка та молодь у ХХІ столітті : матеріали 23 Міжнар. молодіж. форуму, 16–18 квітня 2019 р. – Харків : ХНУРЕ, 2019. – Т. 5. – С. 41–42.
dc.identifier.uri	https://openarchive.nure.ua/handle/document/22286
dc.language.iso	uk
dc.publisher	ХНУРЕ
dc.title	Реалізація алгоритму ldpc кодування за допомогою ПЛІС
dc.type	Conference proceedings
dspace.entity.type	Publication