Синтез та верифікація цифрової схеми по логічному вектору

Ряполов, А. В.

Публікація:
Синтез та верифікація цифрової схеми по логічному вектору

dc.contributor.author	Ряполов, А. В.
dc.date.accessioned	2025-07-22T12:32:23Z
dc.date.available	2025-07-22T12:32:23Z
dc.date.issued	2025
dc.description.abstract	Тематика роботи стосується питань синтезу та верифікації цифрової схеми по логічному вектору на основі математичного апарату та технологій векторно-логічного комп’ютингу. Мета бакалаврської роботи – зниження витрат на тестування та верифікацію цифрових проектів за рахунок синтезу логічного вектору цифрової схеми на основі векторно-логічних обчислювальних механізмів. Задачі: огляд стану технологій; аналіз наукових джерел; аналіз математичного апарату та технологічних рішень векторно-логічного комп’ютингу; синтез та верифікація цифрової схеми по логічному вектору на основі векторно-логічних обчислювальних механізмів.
dc.identifier.citation	Ряполов А. В. Синтез та верифікація цифрової схеми по логічному вектору : пояснювальна записка до кваліфікаційної роботи здобувача вищої освіти на першому (бакалаврському) рівні, спеціальність 123 Комп’ютерна інженерія / А. В. Ряполов ; М-во освіти і науки України, Харків. нац. ун-т радіоелектроніки. – Харків, 2025. – 45 с.
dc.identifier.uri	https://openarchive.nure.ua/handle/document/32229
dc.language.iso	uk
dc.subject	логічний вектор
dc.subject	векторно-логічний комп’ютинг
dc.subject	метрика
dc.subject	карта тестування
dc.title	Синтез та верифікація цифрової схеми по логічному вектору
dc.type	Other
dspace.entity.type	Publication