Особенности использования языков описания аппаратуры VHDL И Verilog

Публікація:
Особенности использования языков описания аппаратуры VHDL И Verilog

dc.contributor.author	Садковая, М. В.
dc.date.accessioned	2023-03-01T15:22:12Z
dc.date.available	2023-03-01T15:22:12Z
dc.date.issued	2019
dc.description.abstract	VHDL and Verilog are hardware descriptive languages. These languages are designed for simulate electronic circuits at the level of valve, register transmissions, microcircuit cases. Therefore, they can be called languages of through fвпunctional and logical design. However, they have a number of differences, which we will consider in this article
dc.identifier.citation	Садковая М. В. Особенности использования языков описания аппаратуры VHDL И Verilog / М. В. Садковая // Радіоелектроніка та молодь у ХХІ столітті : матеріали 23 Міжнар. молодіж. форуму, 16–18 квітня 2019 р. – Харків : ХНУРЕ, 2019. – Т. 5. – С. 33–34.
dc.identifier.uri	https://openarchive.nure.ua/handle/document/22278
dc.language.iso	other
dc.publisher	ХНУРЕ
dc.title	Особенности использования языков описания аппаратуры VHDL И Verilog
dc.type	Conference proceedings
dspace.entity.type	Publication