Метою кваліфікаційної роботи є розробка, моделювання та реалізація цифрового фільтру із заданими характеристиками на FPGA за допомогою мови опису апаратури VHDL. У ході виконання кваліфікаційної роботи розглянуто процес проєктування та апаратної реалізації цифрового фільтра з фіксованими коефіцієнтами (FIR-фільтра) на програмованій логічній інтегральній схемі (ПЛІС) із використанням мови опису апаратури VHDL. Основною метою дослідження є створення ефективної архітектури фільтра, здатної працювати в реальному часі при обмежених апаратних ресурсах. У роботі здійснено математичне обґрунтування структури фільтра, розраховано коефіцієнти в середовищі MATLAB, виконано перетворення значень у формат фіксованої точності для VHDL, реалізовано повний цикл розробки: від кодування апаратної архітектури до моделювання у програмному середовищі Active-HDL. Архітектура фільтра реалізована у вигляді зсувного регістра, множників та акумулятора, що формує результат згортки, масштабований до 16-бітного виходу.