Метою кваліфікаційної роботи є реалізація апаратного прискорювача обчислювальних алгоритмів множення матриць з використанням SoC сімейства ZYNQ 7000 на налагоджувальній платі ZedBoard. Проведена оцінка обчислювальної складності різних алгоритмів прискорення множення матриць та способів іх апаратної реалізації. Реалізація апаратного прискорювача виконана на базі стеку інструментальних засобів САПР Vivado/Vitis HLS з використанням мови програмування С. Показані переваги у швидкодії апаратного прискорювача на програмованій логіці перед програмною реалізацією обчислювальних алгоритмів на програмних компонентах вбудованих систем.