Верифікація VHDL-моделей електронних систем
Немає доступних мініатюр
Дата
2019
Автори
Максімков, С. В.
Назва журналу
ISSN журналу
Назва тому
Видавець
Анотація
Метою атестаційної роботи була розробка методи верифікації VHDL-моделей цифрових систем. Особливістю цієї методології є те, що в ній використовуються підхіди формальної та тестової верифікації. Тому що для тестового етапу необхідно виконання процесу моделювання(компіляція, елаборація, моделювання), то він потребує створення деякої оболонки для тестування моделі. Ця оболонка створюється за допомогою спеціально розробленої програми. У роботі дається огляд існуючих методів верифікації, докладний опис розробленої методи, а також практичне застосування цієї методи на прикладі верифікації моделі асинхронної пам’яті.
Розроблений алгоритм може застосовуватися для верифікації VHDL моделей з різними рівнями опису(поведінковий, структурний).
Опис
Ключові слова
ВЕРИФІКАЦІЯ, ФОРМАЛЬНА ВЕРИФІКАЦІЯ, ТЕСТОВА ВЕРИФІКАЦІЯ, МЕТОДИ ВЕРИФІКАЦІЇ, МОДЕЛЮВАННЯ, СПЕЦИФІКАЦІЯ
Цитування
Максімков С. В. Верифікація VHDL-моделей електронних систем : пояснювальна записка до атестаційної роботи здобувача вищої освіти на другому (магістерському) рівні, спеціальність 123 Комп'ютерна інженерія / С. В. Максімков ; М-во освіти і науки України, Харків. нац. ун-т радіоелектроніки. – Харків, 2019. – 82 с.