Система генерации тестов для проектирования цифровых автоматов в среде VHDL-Active

Хаханов, В. И.; Ковалев, Е. В.; Ханько, В. В.; Масуд Мехеди

Публікація:
Система генерации тестов для проектирования цифровых автоматов в среде VHDL-Active

dc.contributor.author	Хаханов, В. И.
dc.contributor.author	Ковалев, Е. В.
dc.contributor.author	Ханько, В. В.
dc.contributor.author	Масуд Мехеди
dc.date.accessioned	2018-12-18T15:15:59Z
dc.date.available	2018-12-18T15:15:59Z
dc.date.issued	2000
dc.description.abstract	Предлагается система генерации тестов для конечных автоматов, описываемых в среде VHDL-Active [1]. Исходная информация об объекте диагностирования задается в виде графа переходов или в формате конструкций языков описания аппаратуры VHDL, Verilog. Приводится описание системы генерации тестов ASFTEST с позиции пользователя. Система может быть полезна для проектировщиков цифровых управляющих автоматов, в качестве средства верификации созданного устройства.	uk_UA
dc.identifier.citation	Система генерации тестов для проектирования цифровых автоматов в среде VHDL-Active / В. И. Хаханов, Е. В. Ковалев, В. В. Ханько, Масуд Мехеди // Автоматизированные системы управления и приборы автоматики : всеукр. межвед. науч.-техн. сб. – Х. : ХТУРЭ, 2000. – Вып. 111. – С. 15–22.	uk_UA
dc.identifier.uri	http://openarchive.nure.ua/handle/document/7554
dc.language.iso	ru	uk_UA
dc.publisher	ХТУРЭ	uk_UA
dc.subject	конечный автомат	uk_UA
dc.subject	граф переходов	uk_UA
dc.subject	система генерации тестов	uk_UA
dc.title	Система генерации тестов для проектирования цифровых автоматов в среде VHDL-Active	uk_UA
dc.type	Article	uk_UA
dspace.entity.type	Publication