Верифікація VHDL-моделей електронних систем

Abstract

Метою атестаційної роботи була розробка методи верифікації VHDL-моделей цифрових систем. Особливістю цієї методології є те, що в ній використовуються підхіди формальної та тестової верифікації. Тому що для тестового етапу необхідно виконання процесу моделювання(компіляція, елаборація, моделювання), то він потребує створення деякої оболонки для тестування моделі. Ця оболонка створюється за допомогою спеціально розробленої програми. У роботі дається огляд існуючих методів верифікації, докладний опис розробленої методи, а також практичне застосування цієї методи на прикладі верифікації моделі асинхронної пам’яті. Розроблений алгоритм може застосовуватися для верифікації VHDL моделей з різними рівнями опису(поведінковий, структурний).