Автомат векторно-дедуктивного моделювання несправностей логіки

Кулак, Г. К.

Публікація:
Автомат векторно-дедуктивного моделювання несправностей логіки

dc.contributor.author	Кулак, Г. К.
dc.date.accessioned	2024-03-16T20:04:50Z
dc.date.available	2024-03-16T20:04:50Z
dc.date.issued	2023
dc.description.abstract	У магістерській роботі розглядаються питання, пов'язані зі створенням моделей, методів, архітектур, спрямованих на зниження часу верифікації цифрових схем на основі векторного паралельного моделювання несправностей. Мета дослідження – суттєве зниження часу верифікації цифрових схем за рахунок векторного паралельного моделювання несправностей як адрес. Для досягнення поставленої мети необхідно вирішити такі задачі: - проаналізувати сучасні технологічні тенденції; - виконати аналітичний огляд методів моделювання несправностей; - вдосконалити автомат векторно-дедуктивного моделювання несправностей логіки.
dc.identifier.citation	Кулак Г. К. Автомат векторно-дедуктивного моделювання несправностей логіки : пояснювальна записка до кваліфікаційної роботи здобувача вищої освіти на другому (магістерському) рівні, спеціальність 123 Комп’ютерна інженерія / Г. К. Кулак ; М-во освіти і науки України, Харків. нац. ун-т радіоелектроніки. – Харків, 2023. – 61 с.
dc.identifier.uri	https://openarchive.nure.ua/handle/document/26101
dc.language.iso	uk
dc.subject	метрика
dc.subject	архітектура
dc.subject	комп'ютинг
dc.subject	цифрова схема
dc.subject	дедуктивне моделювання
dc.subject	векторна форма логіки
dc.subject	векторна модель дефектів і функцій
dc.title	Автомат векторно-дедуктивного моделювання несправностей логіки
dc.type	Other
dspace.entity.type	Publication