Цифровий фільтр на FPGA з використанням VHDL

Бабков, В. О.

Публікація:
Цифровий фільтр на FPGA з використанням VHDL

dc.contributor.author	Бабков, В. О.
dc.date.accessioned	2025-09-13T20:40:20Z
dc.date.available	2025-09-13T20:40:20Z
dc.date.issued	2025
dc.description.abstract	Метою кваліфікаційної роботи є розробка, моделювання та реалізація цифрового фільтру із заданими характеристиками на FPGA за допомогою мови опису апаратури VHDL. У ході виконання кваліфікаційної роботи розглянуто процес проєктування та апаратної реалізації цифрового фільтра з фіксованими коефіцієнтами (FIR-фільтра) на програмованій логічній інтегральній схемі (ПЛІС) із використанням мови опису апаратури VHDL. Основною метою дослідження є створення ефективної архітектури фільтра, здатної працювати в реальному часі при обмежених апаратних ресурсах. У роботі здійснено математичне обґрунтування структури фільтра, розраховано коефіцієнти в середовищі MATLAB, виконано перетворення значень у формат фіксованої точності для VHDL, реалізовано повний цикл розробки: від кодування апаратної архітектури до моделювання у програмному середовищі Active-HDL. Архітектура фільтра реалізована у вигляді зсувного регістра, множників та акумулятора, що формує результат згортки, масштабований до 16-бітного виходу.
dc.identifier.citation	Бабков В. О. Цифровий фільтр на FPGA з використанням VHDL : пояснювальна записка до кваліфікаційної роботи здобувача вищої освіти на першому (бакалаврському) рівні, спеціальність 123 Комп’ютерна інженерія / В. О. Бабков ; М-во освіти і науки України, Харків. нац. ун-т радіоелектроніки. – Харків, 2025. – 50 с.
dc.identifier.uri	https://openarchive.nure.ua/handle/document/32781
dc.language.iso	uk
dc.subject	fir-фільтр
dc.subject	цифрова обробка сигналів
dc.subject	зсувний регістр
dc.subject	фіксована точність
dc.title	Цифровий фільтр на FPGA з використанням VHDL
dc.title.alternative	Digital Filter on the FPGA Using VHDL
dc.type	Other
dspace.entity.type	Publication