Please use this identifier to cite or link to this item: http://openarchive.nure.ua/handle/document/1171
Title: Інфраструктура убудованого діагностування HDL-моделей цифрових систем на кристалах
Authors: Нгене, К. У.
Keywords: моделювання
верифікація
діагностування
тестування
цифрові системи на кристалах
асерція
мультиматричний процесор
simulation
verification
diagnosis
testing
system-on-chip
assertion
multi-matrix processor
Issue Date: 2011
Citation: Нгене, К. У. Інфраструктура убудованого діагностування HDL- моделей цифрових систем на кристалах : автореф. дис. ... канд. техн. наук : 05.13.05 "Комп'ютерні системи та компоненти" / К. У. Нгене ; МОНМС України, Харк. нац. ун-т радіоелектроніки. – Х., 2011. – 20 с.
Abstract: Мета дисертаційного дослідження – зменшення часу верифікації та підвищення якості ESL-моделей цифрових виробів на кристалах шляхом введення програмно-апаратної надлишковості в технологію проектування, що забезпечує задану глибину діагностування HDL-коду. Основні результати: нова аналітична модель процесів тестування та верифікації, яка характеризується використанням бета-метрики і дає можливість сформулювати всі існуючі задачі технічної діагностики програмно-апаратних компонентів цифрових систем на кристалах; нова структурна модель HDL-коду у формі транзакційного графа, що дає можливість здійснювати пошук семантичних помилок в процесі моделювання коду; група модифікованих методів діагностування функціональних порушень HDL-коду на основі механізму асерцій, яка дає можливість істотно зменшити час аналізу результатів моделювання при пошуку дефектів; удосконалена архітектура логічного асоціативного мультиматричного процесора з обмеженою системою команд, що відрізняється орієнтацією на вбудоване сервісне обслуговування функціональних блоків цифрових систем на кристалах. Запропоновані моделі та методи тестування, а також архітектура спеціалізованого мультиматричного процесора доведені до практичної реалізації у вигляді програмно-апаратних компонентів інфраструктури, інтегрованої з системою Riviera (Aldec), що надало можливість створити ефективну інфраструктуру верифікації та діагностування HDL-коду цифрових систем на кристалах. The goal is to reduce HDL-code verification time and improve the quality of ESL-models for digital systems-on-chips by using software-hardware redundancy in the design technology, which provides the desired diagnostic resolution of the HDL-code. Main results: a new analytical process model for testing and verification, which is characterized by the use of beta-metric that makes it possible to formulate all existing problems of technical diagnostics of software and hardware components of digital systems-on-chips; a new structural model of HDL-code in the form of transaction graph, which makes it possible to search for functional violations during code simulation; based on the assertion engine a group of improved methods for diagnosing functional violations in HDL-code was developed, which significantly reduce the analysis time of simulation results when searching for faults; improved architecture of logic associative multi-matrix processor with limited instruction set, which is focused on embedded Infrastructure IP for functional blocks of digital systems–on-chips. The proposed models and methods for testing, as well as the dedicated multi-matrix processor were implemented in the form of hardware-software infrastructure components and integrated into Riviera (Aldec) simulation environment. This allows for the creation of an efficient infrastructure for verification and diagnosis of HDL-code of digital systems-on-chips.
URI: http://openarchive.nure.ua/handle/document/1171
Appears in Collections:Автореферати

Files in This Item:
File Description SizeFormat 
NgeneKY.pdf534.16 kBAdobe PDFView/Open


Items in DSpace are protected by copyright, with all rights reserved, unless otherwise indicated.