УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ БЫСТРЫХ ГЕОМЕТРИЧЕСКИХ ПРЕОБРАЗОВАНИЙ

УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ БЫСТРЫХ ГЕОМЕТРИЧЕСКИХ ПРЕОБРАЗОВАНИЙ Патент Российской Федерации
Суть изобретения:	Изобретение относится к вычислительной технике, системам технического зрения, тренажерам различного назначения, а также может быть использовано в телевизионной технике. Устройство содержит блок задания входных параметров, первый, второй и третий блоки преобразования координат, блок управления, блок памяти, логарифмические преобразователи, функциональные преобразователи, адресные формирователи, блок формирования линии бесконечно удаленных точек. Устройство позволяет вести обработку синтезированного и реального плоского изображения телевизионного стандарта в реальном масштабе времени. Скорость обработки не зависит от сложности изображения. 6 з.п. ф-лы, 7 ил.
	Поиск по сайту 1. С помощью поисковых систем С помощью Google: 2. Экспресс-поиск по номеру патента введите номер патента (7 цифр) 3. По номеру патента и году публикации 2000000 ... 2099999 (1994-1997 гг.) 2100000 ... 2199999 (1997-2003 гг.)
Номер патента:	2020557
Класс(ы) патента:	G06F7/548
Номер заявки:	4908032/24
Дата подачи заявки:	04.02.1991
Дата публикации:	30.09.1994
Заявитель(и):	Харьковский институт радиоэлектроники им.М.К.Янгеля
Автор(ы):	Гусятин В.М.; Горбачев В.А.; Либероль Б.Д.
Патентообладатель(и):	Гусятин Владимир Михайлович
Описание изобретения:	Изобретение относится к вычислительной технике, системам технического зрения, тренажерам различного назначения, а также может быть использовано в телевизионной технике. Известно устройство преобразования координат для геометрической коррекции изображений [1] , содержащее четыре управляемых делителя, два элемента ИЛИ, два реверсивных счетчика и блок синхронизации. Недостатками устройства являются крайне ограниченный набор геометрических преобразований: поворот и смещение точки в декартовой системе координат в плоскости изображения, а также невозможность выполнять преобразования в реальном масштабе времени. Наиболее близким по технической реализации к изобретению является устройство для формирования динамических изображений [2], содержащее блок задания входных параметров и синхронизации, два блока преобразования координат, формирователь управляющих импульсов, шины управляющего и выходного сигналов. Недостатком устройства является также минимальный набор геометрических преобразований (афинные). Целью изобретения является устройство вычислений с расширенными возможностями геометрических преобразований (афинных и центропроективных) плоского изображения в реальном масштабе времени, обеспечивающее высокое качество изображения с большой глубиной масштабирования и высоким угловым разрешением. Цель достигается тем, что в устройство, содержащее блок задания входных параметров, два блока преобразования координат, блок памяти и блок управления, причем выход блока памяти является информационным выходом устройства, введены третий блок преобразования координат, три логарифмических преобразователя, два функциональных преобразователя, два адресных формирователя, блок формирования линии бесконечно удаленных точек, выход которого является выходом формирований линий горизонта устройства, при этом с первого по третий управляющие выходы блока задания входных параметров соединены с входами сигналов сопровождения соответственно с первого по третий кодов параметров направляющих косинуса первого, второго и третьего блоков преобразования координат, входы разрешения записи которых соединены с входами разрешения записи первого и второго адресных преобразователей и четвертым управляющим выходом блока задания входных параметров, первый информационный выход которого соединен с входами кода параметра направляющей косинуса первого, второго и третьего блоков преобразования координат, информационные выходы которых соединены с информационными входами первого, второго и третьего логарифмических преобразователей соответственно, синхровходы которых соединены с первыми синхровходами первого, второго и третьего блоков преобразования координат, синхровходами первого и второго функциональных преобразователей, первого и второго адресных преобразователей, блока формирования линии бесконечно удаленных точек и первым выходом блока управления, второй выход которого соединен с вторыми синхровходами первого, второго и третьего блоков преобразования координат, первые входы сброса которых соединены с третьим выходом блока управления, с входами сброса первого, второго и третьего логарифмических преобразователей, первого и второго функциональных преобразователей, блока формирования линии бесконечно удаленных точек, первыми входами сброса первого и второго адресных преобразователей, вторые входы сброса которых соединены с вторыми входами сброса трех блоков преобразования координат и с четвертым выходом блока управления, пятый выход которого соединен с входом блока задания входных параметров, вторые информационные выходы которого соединены с входами кодов порядка и мантиссы первого и второго адресных формирователей, выходы которых соединены с первым и вторым адресными входами блока памяти, пятый и шестой управляющие выходы блока задания входных параметров соединены с входами сигналов сопровождения кода порядка и кода мантиссы соответственно первого и второго адресных формирователей, первый и второй выходы первого и третьего логарифмических преобразователей соединены с входами целой и дробной частей первого операнда соответственно первого и второго функциональных преобразователей, входы целой и дробной частей второго операнда первого и второго функциональных преобразователей соединены с первым и вторым выходами второго логарифмического преобразователя, первый и второй выходы первого и второго функциональных преобразователей соединены с входами первого и второго операндов соответственно первого и второго адресных формирователей, выход знакового разряда первого и третьего блоков преобразования координат соединены с входами знака первого операнда первого и второго адресных формирователей соответственно, выход знакового разряда второго блока преобразования координат соединен с входами знака второго операнда первого и второго адресных формирователей, информационный вход блока формирования линий бесконечно удаленных точек соединен с информационным выходом второго блока преобразования координат. Блок преобразования координат содержит комбинационный сумматор, первую и вторую схемы ИЛИ, элемент НЕ, комбинационный узел, элемент задержки, а также первый, второй, третий и четвертый регистры, причем первый синхровход блока соединен с первым входом первого элемента ИЛИ, выход которого соединен с входом разрешения записи первого регистра, информационный вход которого соединен с информационным входом второго регистра и выходом комбинационного сумматора, первый информационный вход которого через монтажное ИЛИ соединен с выходами первого и второго регистров и информационным выходом блока, выходы третьего и четвертого регистров через монтажное ИЛИ соединены с вторым информационным входом комбинационного сумматора, вход кода параметра направляющей косинуса блока соединен с информационными входами третьего и четвертого регистров, входы разрешения записи которых соединены с одноименным входом блока и с первым входом комбинационного узла, первый вход сброса блока соединен с входом установки в ноль первого регистра, вход запрещения выходов которого соединен с одноименным входом третьего регистра и выходом элемента НЕ, вход которого соединен с входами запрещения выходов второго и четвертого регистров, вторым входом комбинационного узла и вторым синхровходом блока, вход сигнала сопровождения первого параметра направляющей косинуса которого соединен с третьим входом комбинационного узла и первым входом второго элемента ИЛИ, второй вход которого соединен с входом сигнала сопровождения третьего параметра направляющей косинуса блока, вход сигнала сопровождения второго параметра направляющей косинуса соединен с четвертым входом комбинационного узла и входом разрешения приема четвертого регистра, вход установки в ноль которого соединен с одноименными входами второго и третьего регистров и вторым входом сброса блока, выход комбинационного узла соединен с входом элемента задержки, выход которого соединен с вторым входом первого элемента ИЛИ и входом разрешения записи второго регистра, выход второго элемента ИЛИ соединен с входом разрешения приема третьего регистра, выход знакового разряда блока соединен через монтажное ИЛИ с выходами старших разрядов первого и второго регистров. Логарифмический преобразователь содержит входной регистр, два промежуточных регистра, блок управления сдвигом, блок сдвига аргумента, блок задержки, блок памяти, блок элементов НЕ и комбинационный сумматор, причем информационный вход преобразователя соединен с информационным входом входного регистра, выход которого соединен с информационным входом блока сдвига аргумента и входом блока управления сдвигом, выход которого соединен с информационным входом блока задержки и с входом блока управления сдвигом аргумента, выход которого соединен с информационным входом первого промежуточного регистра, выход которого соединен с адресным входом блока памяти, выход которого соединен с информационным входом второго промежуточного регистра, выходы опорного значения функции логарифма и поправки которого соединены соответственно с первым и вторым информационными входами комбинационного сумматора, выход которого является первым выходом преобразователя, вторым выходом которого является выход блока элементов НЕ, вход которого соединен с выходом блока задержки, вход установки в ноль которого соединен с одноименными входами первого и второго промежуточных регистров, входного регистра и входом сброса преобразователя, синхровход которого соединен с синхровходами входного регистра и первого и второго промежуточных регистров. Функциональный преобразователь содержит четыре регистра, блок памяти, два комбинационных сумматора, причем входы целой части первого и второго операндов преобразователя соединены с первым и третьим информационными входами первого комбинационного сумматора, второй и четвертый информационные входы которого соединены с выходами первого и второго регистров, информационные входы которых соединены с входами дробной части первого и второго операндов преобразователя, синхровход которого соединен с входами разрешения записи первого, второго, третьего и четвертого регистров, входы установки в ноль которых соединены с входом сброса преобразователя, выход дробной части первого комбинационного сумматора соединен с информационным входом третьего регистра, выход которого соединен с адресным входом блока памяти, выход которого соединен с информационным входом четвертого регистра, выходы функции и поправки которого соединены с первым и вторым информационными входами второго комбинационного сумматора, выход которого соединен с первым выходом преобразователя, второй выход которого соединен с выходом целой части первого комбинационного сумматора. Адресный формирователь содержит семь регистров, блок сдвига, узел формирования знака, узел задержки, два комбинационных сумматора, причем вход первого операнда формирователя соединен с информационным входом первого регистра, выход которого соединен с информационным входом блока сдвига, а вход управления сдвигом которого соединен с выходом второго регистра, выходы третьего и четвертого регистров соединены с первым и вторым информационными входами первого комбинационного сумматора, выход которого соединен с информационным входом пятого регистра, выход которого соединен с информационным входом второго регистра, вход разрешения записи которого соединен с одноименными входами узла задержки первого, шестого, пятого и третьего регистров и входом синхронизации формирователя, первый вход сброса которого соединен с входами установки в ноль первого, второго, третьего, пятого и шестого регистров и узла задержки, информационный вход которого соединен с выходом узла формирования знаков, первый и второй входы которого соединены с входами знаков первого и второго операндов формирователя, вход второго операнда которого соединен с информационным входом третьего регистра, вход кода параметра и мантиссы формиpователя соединен с информационными входами четвертого и седьмого регистров, входы разрешения записи которых соединены с входом разрешения записи формирователя, второй вход сброса которого соединен с входами установки в ноль четвертого и седьмого регистров, входы сигналов сопровождения кода порядка и кода мантиссы преобразователя соединены с входами разрешения приема четвертого и седьмого регистров соответственно, выход блока сдвига соединен с информационным входом шестого регистра, выходы шестого и седьмого регистров соединены с первым и вторым информационными входами второго комбинационного сумматора, третий информационный вход которого соединен с выходом узла задержки, выход второго комбинационного сумматора является выходом формирователя. Блок формирования линии бесконечно удаленных точек содержит входной регистр, дешифратор нуля и узел задержки, выход которого является выходом блока, информационный вход которого соединен с информационным входом входного регистра, выход которого соединен с входом дешифратора нуля, выход которого соединен с информационным входом узла задержки, вход разрешения записи которого соединен с одноименным входом входного регистра и входом синхронизации блока, вход сброса которого соединен с входом установки в ноль входного регистра и узла задержки. Блок управления содержит узел синхронизации, триггер, два элемента задержки, три узла формирования импульсов и элемент И, причем первый выход узла синхронизации соединен с тактовым входом триггера, выход которого является первым выходом блока, второй выход узла синхронизации соединен с входом установки в ноль триггера, с входами первых элементов задержки и узла формирования импульсов, третий выход узла синхронизации соединен с входами вторых узла формирования импульсов и элемента задержки, выход первого элемента задержки соединен с входом третьего узла формирования импульсов, выход которого является вторым выходом блока, третьим выходом которого является выход первого узла формирования импульсов, первый выход второго узла формирования импульсов соединен с четвертым выходом блока, пятый выход которого соединен с выходом элемента И, первый и второй входы которого соединены с вторым выходом второго узла формирования импульсов и второго элемента задержки соответственно. Анализ известных технических решений в исследуемой области позволяет сделать вывод об отсутствии в них признаков, сходных с существенными отличительными признаками в изобретении, что позволяет сделать вывод о соответствии критерию "Существенные отличия". Для построения изображения в реальном масштабе времени требуется обеспечить проведение центропроективного преобразования, сводящегося к вычислению координат проекции элемента экрана на предметную плоскость. Анализ известных соотношений центропроективных преобразований (Четверухин Н.Ф. Проективная геометрия. Министерство просвещения РСФСР. М., 1961, с.360) показал, что для проведения вычислений в реальном масштабе времени с заданной глубиной масштабирования и требуемым угловым разрешением необходимо преобразовать эти соотношения в вид X=X₀-Y (1) Z=Z₀-Y (2) где X_o, Z_o, Y_o - координаты центра проекции в декартовой "земной" системе координат; S_ij - направляющие косинусы для связанной с летательным аппаратом системы координат (Доброленский Ю.П. и др. Автоматика управляемых снарядов. М.: Оборониз, 1963, с.548); Х_э, Z_э - текущие координаты экрана, формируемые в процессе развертки телевизионного растра. Структура соотношений (1, 2) обеспечивает достижение цели, так как известные формулы центропроективных преобразований представлены таким образом, что, во-первых, из общего набора параметров выделены "медленные" параметры: Х_о, Z_o, Y_o, S_ij, постоянные в пределах одного кадра изображения, вычисление которых осуществляется минимальными средствами универсальной вычислительной техники (микроЭВМ), а следовательно, и стоимости, а также "быстрые" параметры: дроби в формулах (1, 2), которые вычисляются в темпе прорисовки отдельных пикселов с помощью спецпроцессора согласно изобретению. Во-вторых, в них выделены члены, требования к точности вычисления которых, исходя из общих требований к качеству изображения, оказываются различными. Так, величины X_o, Z_o, Y_o и S_ij для обеспечения большого объема пространства при маневрировании летательного аппарата с требуемой точностью следует брать с большим числом разрядов (20-24 разряда). В то же время вычисление наиболее трудоемкой и длинной во времени операции деления возможно вести с относительной точностью 2^-13, соответствующей угловому разрешению глаза. Для решения поставленной задачи с помощью обычной ЭВМ понадобилась бы мощность ЭВМ порядка 0,5 млрд. операций в секунду, что соответствует параметрам наиболее мощных и дорогостоящих суперЭВМ. Из формул (1 и 2) получают выражения для координат проекции элемента экрана на предметную плоскость, которые реализуются спецпроцессором. Для этого соотношения (1 и 2) преобразуют в вид X=X₀-2 2 (3) Z=Z₀-2 2 (4) где а, с - числители; b - знаменатель дробей выражений (1, 2); P_Yo - двоичный порядок Y_о (мантисса Y_о введена в коэффициенты S_ij дробей выражений (1, 2)). Значение функции логарифма числа (е) может быть вычислено следующим образом: log₂I e I = d_e + log₂l_m (5) где d_e - целая часть логарифма; e_m - дробная часть числа е. В этом случае очевидными являются следующие преобразования: 2= 2^d2^k (6) где d - целая часть; k - дробная часть разности логарифмов. Окончательно соотношения (3) и (4) представляют следующим образом: X=X₀-22 (7) Z= Z₀-22 (8) Структура спецпроцессора фактически отражает структуру соотношений (7) и (8) центропроективных преобразований. На фиг.1 представлена структурная схема устройства для вычисления быстрых геометрических преобразований; на фиг.2 представлен вариант схемотехнической реализации блока преобразования координат; на фиг.3 - логарифмического преобразователя; на фиг. 4 - функционального преобразователя; на фиг.5 - адресного формирователя; на фиг.6 - блока формирования линий бесконечно удаленных точек; на фиг.7 - блока управления. Устройство (фиг. 1) содержит блок 1 задания входных параметров (БЗВП), блок 2 управления, первый 3, второй 4 и третий 5 блоки преобразования координат (БПК), первый 6, второй 7 и третий 8 логарифмические преобразователи, первый 9 и второй 10 функциональные преобразователи, первый 11 и второй 12 адресные формирователи (АФ), блок 13 формирования линии бесконечно удаленных точек (БФЛТ), блок 14 памяти. В блоке 2 управления синхрогенератор вырабатывает стандартные телевизионные сигналы и формирует импульсы с частотой, задающей моменты формирования пикселов по строке (выход 1), строчные гасящие импульсы - СГИ (выход 2) и кадровые гасящие импульсы - КГИ (выход 3). БЗВП предназначен для пересылки (по информационным выходам 1 и 2) за время гашения кадра параметров, постоянных в пределах одного кадра; S_ij в первый 3, второй 4 и третий 5 БПК, а также X_o, Z_o и P_Yo в первый 11 и второй 12 АФ. Синхронизация пересылки осуществляется с помощью управляющих сигналов (управляющие выходы 1-6). В основу организации структуры устройства положен параллельно-конвейерный принцип. Три одинаковые ветви (блоки 3, 6; 4, 7 и 5, 8) параллельно ведут вычисление эквивалентных соотношений типа S_i1Х_э+ Si₂Z_э + Si₃; log₂ (S_i1X_э + S_i2Z_э + S_i3). Две одинаковые ветви (блоки 9, 11 и 10, 12) параллельно ведут вычисление адресов блока памяти соответственно по формулам (7, 8). Каждая ветвь имеет конвейерную структуру, темп которой задается синхроимпульсами блока управления. Работу устройства рассмотрим с момента появления на втором и третьем выходах синхрогенератора соответственно СГИ и КГИ. При этом блок управления формирует импульсы "Сброс СГИ" и "Сброс КГИ", которые устанавливают устройство в исходное состояние, а также "Обмен", который инициирует передачу параметров из БЗВП. Каждый параметр, выставляемый БЗВП на выходных информационных шинах 1 и 2, сопровождается парой управляющих сигналов по управляющим выходам: первый устанавливает по входу соответствующий регистр в режим "Прием", второй снихросигнал "Запись" поступает на синхровходы всех регистров, предназначенных для хранения параметров, обеспечивая их запись в регистры. По окончании действия КГИ блок управления начинает выдавать на одном из своих выходов серию синхроимпульсов, управляющих вычислительным конвейером в устройстве. Частота этих синхроимпульсов соответствует темпу прорисовки пикселов на экране телевизионного приемника. На каждый синхроимпульс на выходе блока памяти появляется информация, соответствующая пикселу экрана. После отображения очередной строки синхрогенератор вырабатывает СГИ, который инициирует выработку блоком управления сигнала "Сброс СГИ", который устанавливает узлы устройства в состояние, соответствующее началу строки, а затем формирование кадра заканчивается появлением на выходах 2 и 3 синхрогенератора соответственно СГИ и КГИ. В предлагаемом устройстве БПК содержит (фиг.2) комбинационный сумматор 15, комбинационный узел 16, элемент 17 задержки, первый 18 и второй 19 элементы ИЛИ, элемент НЕ 20, а также первый 21, второй 22, третий 23 и четвертый 24 регистры. Входы 1, 2, 3 являются входами сигнала сопровождения первого, второго и третьего параметров направляющего косинуса, вход 4 - входом разрешения записи, вход 5 - первым синхровходом, вход 7 - первым входом сброса в ноль, вход 8 - вторым входом сброса в ноль, вход 9 - входом кода параметра направляющего косинуса. Первый синхровход БПК соединен с первым входом первого элемента ИЛИ, выход которого соединен с входом разрешения записи первого регистра. Информационный вход последнего соединен с информационным входом второго регистра и выходом комбинационного сумматора, первый информационный вход которого через монтажное ИЛИ соединен с выходами первого и второго регистров и информационным выходом БПК. Выходы третьего и четвертого регистров через монтажное ИЛИ соединены с вторым информационным входом комбинационного сумматора. Вход кода параметра направляющей косинуса БПК соединен с информационными входами третьего и четвертого регистров, входы разрешения записи которых соединены с одноименным входом БПК и с первым входом комбинационного узла. Первый вход сброса БПК соединен с входом установки в ноль первого регистра, вход запрещения выходов которого соединен с одноименным входом третьего регистра и выходом элемента НЕ. Вход элемента НЕ соединен с входами запрещения выходов второго и четвертого регистров, вторым входом комбинационного узла и вторым синхровходом БПК, вход сигнала сопровождения первого параметра направляющей косинуса которого соединен с третьим входом комбинационного узла и первым входом второго элемента ИЛИ, второй вход которого соединен с входом сигнала сопровождения третьего параметра направляющей косинуса БПК. Вход сигнала сопровождения второго параметра направляющей косинуса соединен с четвертым входом комбинационного узла и входом разрешения приема четвертого регистра, вход установки в ноль которого соединен с одноименными входами второго и третьего регистров и вторым входом сброса БПК. Выход комбинационного узла соединен с входом элемента задержки, выход которого соединен с вторым входом первого элемента ИЛИ и входом разрешения записи второго регистра. Выход второго элемента ИЛИ соединен с входом разрешения приема третьего регистра. Выход знакового разряда блока соединен через монтажное ИЛИ с выходами старших разрядов первого и второго регистров. БПК предназначен для вычисления выражения S_i1X_э + S_i2Z_э + S_i3, содержащегося в дробях соотношений (1 и 2). Комбинационная схема по входу реализует следующую функцию: f=Bx.2∨Bx.1() Схема работает следующим образом. Первый 21 и второй 22 регистры установлены постоянно в режим "прием". При отсутствии сигнала на шестом входе первый и третий 23 регистры находятся в режиме "разрешение выходов", а второй и четвертый 24 - "запрещение выходов" (в третьем или Z-состоянии). Работу БПК рассмотрим с момента поступления на седьмой и восьмой входы импульсов соответственно "Сброс СГИ" и "Сброс КГИ", вырабатываемых блоком управления. Эти импульсы устанавливают все регистры БПК в нулевое состояние и подготавливают БПК к приему параметров из БЗВП. Первым на девятый вход поступает в параллельном коде значение коэффициенты S_i3, затем на третий вход из БЗВП поступает сигнал сопровождения S_i3, устанавливающий третий регистр по входу в режим "прием". После этого на четвертый вход из БЗВП поступает синхросигнал "Запись", осуществляющий запись параметра S_i3 в третий регистр, а через комбинационный сумматор в первый и второй регистры. После записи параметра S_i3 на девятый вход подается код параметра S_i1, который записывается в третий регистр после подачи из БЗВП на первый вход сигнала сопровождения S_i1, а на четвертый вход синхросигнала "Запись". Последним в четвертый регистр передается параметр S_i2, для этого БЗВП выставляет на девятый вход код S_i2, затем на второй вход сигнал сопровождения S_i2, а на четвертый вход синхросигнал "Запись". Далее из блока управления на пятый вход поступает серия из n синхроимпульсов С1 (n - число пикселов в строке). При поступлении j-го импульса в первый регистр записывается сумма jS_i1 + S_i3. После поступления последнего импульса этой серии, т. е. по окончании прорисовки последнего пиксела в очередной l-й строке, на седьмой вход из блока управления поступает импульс "Сброс СГИ", обнуляющий первый регистр. Затем на шестой вход из блока управления поступает импульс С2, который переводит первый и третий регистры в состояние "запрещение выходов", а второй и четвертый - "разрешение выходов". Кроме этого, импульс С2 осуществляет запись в первый и второй регистры lS_i2 + S_i3. Теперь при поступлении на пятый вход j-го импульса из очередной серии из n синхроимпульсов в первом регистре формируется сумма jS_i1 + lS_i2 + S_i3. Полный цикл работы БПК завершается по достижении j = n, l = m, где m - число телевизионных строк в кадре, и приходе импульсов "Сброс СГИ" и "Сброс КГИ", устанавливающих БПК в исходное состояние. Логарифмический преобразователь содержит (фиг.3) комбинационный сумматор 25, входной регистр 26, схему 27 управления блоком сдвига аргумента (СУБСА), блок 28 сдвига аргумента (БСА), элемент 29 задержки, первый 30 и второй 33 промежуточные регистры, блок 31 элементов НЕ и постоянное запоминающее устройство (ПЗУ) 32, вход 1 является информационным входом, вход 2 - синхровходом, вход 3 - входом сброса. Информационный вход преобразователя соединен с информационным входом входного регистра, выход которого соединен с информационным входом БСА и входом СУБСА. Выход последнего соединен с информационным входом элемента задержки и с входом БСА, выход которого соединен с информационным входом первого промежуточного регистра. Выход первого регистра соединен с адресным входом ПЗУ, выход которого соединен с информационным входом второго промежуточного регистра. Выходы опорного значения функции логарифма и поправки второго регистра соединены соответственно с первым и вторым информационными входами комбинационного сумматора, выход которого является первым выходом преобразователя. Вторым выходом преобразователя является выход блока элементов НЕ, вход которого соединен с выходом элемента задержки. Вход установки в ноль элемента задержки соединен с одноименными входами первого и второго промежуточных регистров, входного регистра и входом сброса преобразователя, синхровход которого соединен с синхровходами входного регистра и первого и второго промежуточных регистров. Логарифмический преобразователь осуществляет аппаратную реализацию функции двоичного логарифма, которая используется для вычисления (3, 4). Он работает следующим образом. Сигналом "Сброс СГИ", поступающим из блока управления на третий вход, все регистры преобразователя устанавливаются в нулевое состояние. На первый вход из БПК в параллельном коде поступает число, которое по импульсу серии С1 записывается во входной регистр 26. С выхода входного регистра это число поступает на БСА 28 и на СУБСА 27. На выходе СУБСА формируется двоичный код управления БСА. Фактически БСА и СУБСА формируют в первом промежуточном регистре 30 числа l_m (5). Из ПЗУ 32 в соответствии со значением l_m осуществляется выборка опорного значения функции логарифма и ее поправки. Значения этих величин записываются во второй промежуточный регистр 33 и суммируются в сумматор 25, на выходе которого образуется значение log2l_m с требуемой точностью. Параллельно СУБСА блок 31 элементов НЕ формируют d_e + Δ d, где Δ d = = 19. Элемент задержки обеспечивает одновременное появление информации на первом и втором выходах преобразователя. Функциональный преобразователь содержит блок 34 памяти, первый 35, второй 36, третий 37, четвертый 38 регистры (фиг.4), первый 39 и второй 40 комбинационные сумматоры, входы 1, 4 - входы целой части первого и второго операндов, входы 2, 5 - входы дробной части первого и второго операндов, вход 3 - синхровход, вход 4 - вход сброса. Входы целой части первого и второго операндов преобразователя соединены с первым и третьим информационными входами первого комбинационного сумматора, второй и четвертый информационные входы которого соединены с выходами первого и второго регистров. Информационные входы первого и второго регистров соединены с входами дробной части первого и второго операндов преобразователя, синхровход которого соединен с входами разрешения записи первого, второго, третьего и четвертого регистров. Входы установки в ноль последних соединены с входом сброса преобразователя. Выход дробной части первого комбинационного сумматора соединен с информационным входом третьего регистра, выход которого соединен с адресным входом блока памяти. Выход блока памяти соединен с информационным входом четвертого регистра, выходы функции и поправки которого соединены с первым и вторым информационными входами второго комбинационного сумматора. Выход второго сумматора соединен с первым выходом преобразователя, второй выход которого соединен с выходом целой части первого комбинационного сумматора. Назначение функционального преобразователя состоит в формировании на первом выходе значения функции 2^k (6), а на втором выходе d (6). Он работает следующим образом. Импульс "Сброс СГИ" (вход 6) устанавливает в нулевое состояние все регистры. На первый и четвертый входы поступают коды целых частей соответственно log₂a и log₂b (6), а на второй и пятый входы поступают дробные части соответственно log₂a и log₂b (6). По импульсу С1, поступающему на третий вход преобразователя, дробные части логарифмов записываются в первый 35 и второй 36 регистры. На первом комбинационном сумматоре 39 осуществляется вычисление разности log₂a - log₂b. С его первого выхода код d целой части разности поступает на второй выход преобразователя, а с второго выхода поступает код k дробной части разности. По импульсу С1 код k записывается в третий регистр 37 и с его выхода поступает на блок 34 памяти. По значению k из блока памяти извлекается значение функции 2^k, где -1 < k < 1, с соответствующей поправкой и по очередному импульсу С1 записывается в четвертый регистр 38. На втором комбинационном сумматоре 40 осуществляется суммирование соответствующих значений функции и поправки. АФ содержит (фиг. 5) блок 41 сдвига, первый 42, второй 43, третий 44, четвертый 45, пятый 46, шестой 47 и седьмой 48 регистры, узел 49 формирования знака, узел 50 задержки, первый 51 и второй 52 комбинационные сумматоры, входы 1, 2 являются входами первого и второго операндов соответственно, входы 3, 4 - входами сигналов сопровождения кода порядка и кода мантиссы, входы 5, 8 - входами знака первого и второго операндов соответственно, вход 6 - входом синхронизации, входы 7, 10 - первым и вторым входами сброса соответственно, вход 9 - входом разрешения записи. Вход первого операнда АФ соединен с информационным входом первого регистра, выход которого соединен с информационным входом блока сдвига, вход управления сдвигом которого соединен с выходом второго регистра. Выходы третьего и четвертого регистров соединены с первым и вторым информационными входами первого комбинационного сумматора, выход которого соединен с информационным входом пятого регистра. Выход пятого регистра соединен с информационным входом второго регистра, вход разрешения записи которого соединен с одноименными входами узла задержки, первого, шестого, пятого и третьего регистров и входом синхронизации АФ. Первый вход сброса АФ соединен с входами установки в ноль первого, второго, третьего, пятого и шестого регистров и узла задержки, информационный вход которого соединен с выходом узла формирования знака. Первый и второй входы последнего соединены с входами знаков первого и второго операндов АФ, вход второго операнда которого соединен с информационным входом третьего регистра. Вход кода параметра и мантиссы АФ соединен с информационными входами четвертого и седьмого регистров, входы разрешения записи которых соединены с входом разрешения записи АФ. Второй вход сброса АФ соединен с входами установки в ноль четвертого и седьмого регистров. Входы сигналов сопровождения кода порядка и кода мантиссы преобразователя соединены с входами разрешения приема четвертого и седьмого регистров соответственно. Выход блока сдвига соединен с информационным входом шестого регистра, выходы шестого и седьмого регистров соединены с первым и вторым информационными входами второго комбинационного сумматора, третий информационный вход которого соединен с выходом узла задержки. Выход второго комбинационного сумматора является выходом АФ. АФ предназначен для вычисления координат проекции элемента зкрана на предметную плоскость по формуле (7) или (8). Он функционирует следующим образом. За время гашения кадра БЗВП осуществляет пересылку в АФ по одиннадцатому входу параметров P_Yo и Х_о (Z_о - для второго АФ). Первым на одиннадцатый вход в параллельном коде поступает значение P_Yo . Затем на третий вход из БЗВП поступает сигнал сопровождения P_Yo , устанавливающий четвертый регистр 45 по входу в режим "прием". После этого на вход 9 из БЗВП поступает синхросигнал "Запись", осуществляющий запись параметра P_Yo в регистр. После записи параметра P_Yo поступает код параметра Х_о, который записывается в седьмой регистр 48 аналогично. В течение времени формирования кадра АФ реализует следующие действия. На втором входе АФ устанавливает код d_х (7), поступающий из функционального преобразователя. Импульсом С1 он записывается в третий регистр 44. На первом сумматоре 41 выполнится d_x + P_Yo , этот результат по импульсу С1 записывается в пятый регистр 46. В этот момент на первом входе АФ устанавливается код 2^k_x, который записывается в первый регистр 42 очередным импульсом С1, одновременно по этому сигналу информация из пятого регистра 46 переписывается во второй. Блок 41 сдвига реализуется на мультиплексоре. Его первый вход является информационным входом, а второй вход - адресным входом мультиплексора. Блок сдвига реализует функцию 2^k_x 2 ^dx ⁺ ^PYo , этот результат записывается в шестой регистр 47 по импульсу С1. Знак выражения 2^k_x 2 ^dx ⁺ ^PYo формируется узлом формирования знака, который реализован по схеме сумматора по модулю два. Узел задержки, выполненный на регистре сдвига, обеспечивает одновременную подачу информации по первому и третьему входам второго комбинационного сумматора, на выходе которого формируется окончательный результат. БФЛТ содержит (фиг.6) входной регистр 53, дешифратор 54 нуля, узел 55 задержки, вход 1 является информационным входом, вход 2 - входом синхронизации, вход 3 - входом сброса. Выход узла задержки является выходом БФЛТ, информационный вход которого соединен с информационным входом входного регистра. Выход регистра соединен с входом дешифратора нуля, выход которого соединен с информационным входом узла задержки. Вход разрешения записи последнего соединен с одноименным входом входного регистра и входом синхронизации БФЛТ, вход сброса которого соединен с входом установки в ноль входного регистра и узла задержки. БФЛТ предназначен для формирования на экране телевизионного приемника линии горизонта и функционирует следующим образом. На третий вход БФЛТ и одновременно на третий вход входного регистра и узла задержки, выполненного на сдвигающем регистре, поступает из блока управления импульс "Сброс СГИ", который устанавливает регистры в исходное состояние. На первый вход БФЛТ и на одноименный вход входного регистра поступает параллельный код знаменателя дробной части выражений (1 и 2). По импульсу С1, поступающему на второй вход БФЛТ и одновременно на второй вход входного регистра, осуществляется запись кода во входной регистр 53. Выход регистра подключен к первому входу дешифратора 54 нуля, а на второй его вход подается код нуля. В случае равенства знаменателя выражений (1 и 2) нулю на выходе дешифратора нуля устанавливается сигнал, соответствующий единице. Узел задержки обеспечивает одновременное появление связанной во времени информации с выходов БФЛТ и блока питания. Блок управления содержит (фиг.7) узел 56 синхронизации, триггер 57, первый 58 и второй 59 элементы задержки, первый 61, второй 60 и третий 62 узлы формирования импульсов и элемент И 63. Первый выход узла синхронизации соединен с тактовым входом триггера, выход которого является первым выходом блока. Второй выход узла синхронизации соединен с входом установки в ноль триггера, с входами первых элемента задержки и узла формирования импульсов, третий выход узла синхронизации соединен с входами вторых узла формирования импульсов и элемента задержки. Выход первого элемента задержки соединен с входом третьего узла формирования импульсов, выход которого является вторым выходом блока, третьим выходом которого является выход первого узла формирования импульсов. Первый выход второго узла формирования импульсов соединен с четвертым выходом блока, пятый выход которого соединен с выходом элемента И. Первый и второй входы последнего соединены с вторым выходом второго узла формирования импульсов и второго элемента задержки соответственно. Блок управления предназначен для синхронизации функционирования всего устройства: инициирует передачу входных параметров БЗВП, когда появляется КГИ, и вырабатывает серию синхроимпульсов С1 управляющих конвейером в течение времени формирования кадра. Блок управления работает следующим образом. На первый вход триггера 57, работающего в режиме деления частоты, поступают из синхрогенератора импульсы, задающие моменты формирования пикселов по строке. На выходе триггера формируются синхроимпульсы С1. На второй вход установки в ноль триггера, на первый элемент 58 задержки и на первый узел 61 формирования импульсов поступает из синхрогенератора серия СГИ. На каждый СГИ блокируется формирование триггером серии С1, первым узлом 61 формирования формируется импульс "Сброс СГИ", а цепочка первый элемент 58 задержки - третий узел 62 формирования формирует импульс С2, задержанный по отношению к соответствующему импульсу "Сброс СГИ" на время установки регистра в ноль. Частота серии импульсов С2 в n раз меньше, где n - число пикселов в строке, частоты серии С1. На входы второго узла 60 формирования импульсов и второго элемента 59 задержки поступают из синхрогенератора КГИ. На каждый КГИ на первом выходе второго узла формирования формируется импульс "Сброс КГИ", а второй узел формирования импульсов, второй элемент задержки и элемент И формируют импульс "Обмен", передний фронт которого задержан по отношению к соответствующему импульсу "Сброс КГИ" на время установки в ноль регистра.
Формула изобретения:	1. УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ БЫСТРЫХ ГЕОМЕТРИЧЕСКИХ ПРЕОБРАЗОВАНИЙ, содержащее блок задания входных параметров, два блока преобразования, координат блок памяти и блок управления, причем выход блока памяти является информационным выходом устройства, отличающееся тем, что в него введены третий блок преобразования координат, три логарифмических проеобразователя, два функциональных преобразователя и два адресных формирователя, а также блок формирования линии бесконечно удаленных точек, выход которого является выходом формирования линий горизонта устройства, с первого по третий управляющие выходы блока задания входных параметров соединены с входами сигналов сопровождения соответственно с первого по третий кодов параметров направляющих косинусов первого, второго и третьего блоков преобразования координат, входы разрешения записи которых соединены с входами разрешения записи первого и второго адресных формирователей и четвертым управляющим выходом блока задания входных параметров, первый информационный выход которого соединен с входами кода параметров направляющей косинуса первого, второго и третьего блоков преобразования координат, информационные выходы которых соединены с информационными входами первого, второго и третьего логарифмических преобразователей соответственно, синхровходы которых соединены с первыми синхровходами первого, второго и третьего блоков преобразования координат, синхровходами первого и второго функциональных преобразователей, первого и второго адресных формирователей блока формирования линии бесконечно удаленных точек и первым выходом блока управления, второй выход которого соединен с вторыми синхровходами первого, второго и третьего блоков преобразования координат, первые входы сброса которых соединены с третьим выходом блока управления, с входами сброса первого, второго и третьего логарифмических преобразователей, первого и второго функциональных преобразователей, блока формирования линии бесконечно удаленных точек, первыми входами сброса первого и второго адресных формирователей, вторые входы сброса которых соединены с вторыми входами сброса трех блоков преобразования координат и с четвертым выходом блока управления, пятый выход которого соединен с входом блока задания входных параметров, вторые информационные выходы которого соединены с входами кода порядка и кода мантиссы первого и второго адресных формирователей, выходы которых соединены с первым и вторым адресными входами блока памяти, пятый и шестой управляющие выходы блока задания входных параметров с входами сигналов сопровождения кода порядка и кода мантиссы соответственно первого и второго адресных формирователей, первый и второй выходы первого и третьего логарифмических преобразователей соединены с входами целой и дробной части первого операнда соответственно первого и второго функциональных преобразователей, входы целой и дробной части второго операнда первого и второго фунциональных преобразователей соединены с первым и вторым выходами второго логарифмического преобразователя, первый и второй выходы первого и второго функциональных преобразователей - с входами первого и второго операндов соответственно первого и второго адресных формирователей, выход знакового разряда первого и третьего блоков преобразования координат соединены с входами знака первых операндов первого и второго адресных формирователей соответственно, выход знакового разряда второго блока преобразования координат - с входами знака вторых операндов первого и второго адресных формирователей, информационный вход блока формирования линий бесконечно удаленных точек соединен с информационным выходом второго блока преобразования координат. 2. Устройство по п.1, отличающееся тем, что каждый блок преобразования координат содержит комбинационный узел, четыре регистра, комбинационный сумматор, два элемента ИЛИ, элемент НЕ и элемент задержки, причем первый синхровход блока соединен с первым входом первого элемента ИЛИ, выход которого соединен с входом разрешения записи первого регистра, информационный вход которого соединен с информационным входом второго регистра и выходом комбинационного сумматора, первый информационный вход которого через монтажное ИЛИ соединен с выходами первого и второго регистров и информационным выходом блока, выходы третьего и четвертого регистров через монтажное ИЛИ соединены с вторым информационным входом комбинационного сумматора, вход кода параметра направляющей косинуса блока соединен с информационными входами третьего и четвертого регистров, входы разрешения записи которых соединены с одноименным входом блока и с первым входом комбинационного узла, первый вход сброса блока соединен с входом установки в "0" первого регистра, вход запрещения выходов которого соединен с одноименным входом третьего регистра и выходом элемента НЕ, вход которого соединен с входами запрещения выходов второго и четвертого регистров, вторым входом комбинационного узла и вторым синхровходом блока, вход сигнала сопровождения первого параметра направляющей косинуса которого соединен с третьим входом комбинационного узла и первым входом второго элемента ИЛИ, второй вход которого соединен с входом сигнала сопровождения третьего параметра направляющей косинуса блока, вход сигнала сопровождения второго параметра направляющей косинуса которого соединен с четвертым входом комбинационного узла и входом разрешения приема четвертого регистра, вход установки в "0" которого соединен с одноименными входами второго и третьего регистров и вторым входом сброса блока, выход комбинационного узла соединен с входом элемента задержки, выход которого соединен с вторым входом первого элемента ИЛИ и входом разрешения записи второго регистра, выход второго элемента ИЛИ - с входом разрешения приема третьего регистра, выход знакового разряда блока соединен через монтажное ИЛИ с выходами старших разрядов первого и второго регистров. 3. Устройство по п.1, отличающееся тем, что каждый логарифмический преобразователь содержит входной регистр, два промежуточных регистра, блок сдвига аргумента, блок управления сдвигом, блок задержки, блок элементов НЕ, блок памяти и комбинационный сумматор, причем информационный вход преобразователя соединен с информационным входом второго регистра, выход которого соединен с информационным входом блока сдвига аргумента и входом блока управления сдвигом, выход которого соединен с информационным входом блока задержки и с входом блока управления сдвигом аргумента, выход которого соединен с информационным входом первого промежуточного регистра, выход которого соединен с адресным входом блока памяти, выход которого соединен с информационным входом второго промежуточного регистра, выходы опорного значения функции логарифма и поправки которого соединены соответственно с первым и вторым информационными входами комбинационного сумматора, выход которого является первым выходом преобразователя, вторым выходом которого является выход блока элементов НЕ, вход которого соединен с выходом блока задержки, вход установки в "0" которого соединен с одноименными входами первого и второго промежуточных регистров, входного регистра и входом сброса преобразователя, синхровход которого соединен с синхровходами входного регистра, первого и второго промежуточных регистров. 4. Устройство по п.1, отличающееся тем, что каждый функциональный преобразователь содержит четыре регистра, блок памяти и два комбинационных сумматора, причем входы целой части первого и второго операндов преобразователя соединены с первым и третьим информационными входами первого комбинационного сумматора, второй и четвертый информационные входы которого соединены с выходами первого и второго регистров, информационные входы которых соединены с входами дробной части первого и второго операндов преобразователя, синхровход которого соединен с входами разрешения записи первого - червертого регистров, входы установки в "0" которых соединены с входом сброса преобразователя, выход дробной части первого комбинационного сумматора соединен с информационным входом третьего регистра, выход которого соединен с адресным входом блока памяти, выход которого соединен с информационным входом четвертого регистра, выходы функции и поправки которого соединены с первым и вторым информационными входами второго комбинационного сумматора, выход которого соединен с первым выходом преобразователя, второй выход которого соединен с выходом целой части первого комбинационного сумматора. 5. Устройство по п. 1, отличающееся тем, что адресный формирователь содержит семь регистров, два комбинационных сумматора, блок сдвига, узел формирования знака и узел задержки, причем вход первого операнда формирователя соединен с информационным входом первого регистра, выход которого соединен с информационным входом блока сдвига, вход управления сдвигом которого соединен с выходом второго регистра, выходы третьего и четвертого регистров соединены с первым и вторым информационными входами первого комбинационного сумматора, выход которого соединен с информационным входом пятого регистра, выход которого соединен с информационным входом второго регистра, вход разрешения записи которого соединен с одноименными входами узла задержки первого, шестого, пятого и третьего регистров и входом синхронизации формирователя, первый вход сброса которого соединен с входами установки в "0" первого, второго, третьего, пятого и шестого регистров и узла задержки, информационный вход которого соединен с выходом узла формирования знака, первый и второй входы которого соединены с входами знаков первого и второго операндов формирователя, вход второго операнда которого соединен с информационным входом третьего регистра, вход кода параметра и мантиссы формирователя соединен с информационными входами четвертого и седьмого регистров, входы разрешения записи которых соединены с входом разрешения записи формирователя, второй вход сброса которого соединен с входами установки в "0" четвертого и седьмого регистров, входы сигналов сопровождения кода порядка и кода мантиссы преобразователя соединены с входами разрешения приема четвертого и седьмого регистров соответственно, выход блока сдвига соединен с информационным входом шестого регистра, выходы шестого и седьмого регистров соединены с первым и вторым информационными входами второго комбинационного сумматора, третий информационный вход которого соединен с выходом узла задержки, выход второго комбинационного сумматора является выходом формирователя. 6. Устройство по п. 1, отличающееся тем, что блок формирования линии бесконечно удаленных точек содержит входной регистр, дешифратор нуля и узел задержки, выход которого является выходом блока, информационный вход которого соединен с информационным входом входного регистра, выход которого соединен с входом дешифратора нуля, выход которого соединен с информационным входом узла задержки, вход разрешения записи которого соединен с одноименным входом входного регистра и входом синхронизации блока, вход сброса которого соединен с входом установки в "0" входного регистра и узла задержки. 7. Устройство по п.1, отличающееся тем, что блок управления содержит узел синхронизации, триггер, три узла формирования импульсов, два элемента задержки и элемент И, причем первый выход узла синхронизации соединен с тактовым входом триггера, выход которого является первым выходом блока, второй выход узла синхронизации соединен с входом установки в "0" триггера, с входами первых элемента задержки и узла формирования импульсов, третий выход узла синхронизации соединен с входами вторых узла формирования импульсов и элемента задержки, выход первого элемента задержки соединен с входом третьего узла формирования импульсов, выход которого является вторым выходом блока, третьим выходом которого является выход первого узла формирования импульсов, первый выход второго узла формирования импульсов соединен с четвертым выходом блока, пятый выход которого соединен с выходом элемента И, первый и второй входы которого соединены с вторым выходом второго узла формирования импульсов и второго элемента задержки соответственно.